1. Какова производительность процессора?
Ответ: Процессор может исполнять 4 инструкции за такт. Умножив на частоту 4*450 MHz=1800 MIPS. Также, пиковая производительность процессора 12 операций с ПЗ одинарной точности за такт. Умножая на частоту 12*450 MHz=5.4 GFLOPS.
2. Расчет максимального тока потребления
Ответ: Согласно результатам по программе измерений, потребляемая мощность суммарно по всем доменам питания 3.8 Вт. Потребление по VDDA в рассмотрение не берем, т.к. оно очень мало по сравнению с остальными слагаемыми. Получаем: Pcc = Iocc*Uccio + Icc*Ucc. По результатам измерений максимальное значение Iocc=0.36А, значит, при Uio=2.75В, Ucc=1.1В, получим Icc=2.6А.
3. Что делать с выводами DXP(анод внутреннего термодиода) и DXN (катод внутреннего термодиода), если они не используются?
Неиспользуемые выводы стоит оставить неподключенными либо посадить на землю.
4. В описании указан вывод E_PLLBP (вход).
На стр. 13 и 24: E_PLLBP Обход дополнительного PLL
На стр. 37: E_PLLBP Сигнал отключения компенсации задержки синхросигнала внутри кристалла. Имеет внутреннюю подтяжку к земле.
Что происходит при E_PLLBP=0 и при E_PLLBP=1.\\
В микросхеме, помимо основной PLL, есть еще PLL, которая отвечает за выравнивание синхросигналов, тактирующих триггеры внешней шины, и синхросигнала SCLK. Вывод E_PLLBP = 1 отключает это выравнивание. Эта возможность была заложена на тот случай, если PLL не заработает. В нормальном режиме вывод E_PLLBP должен быть либо подключенным к "земле", либо оставаться неподключенным - внутри есть резистор доопределения до 0.
5. Какие рекомендации для дифференциальных входов LVDS портов, если порты не используются, и можно ли в этом случае полагаться на подтягивающие резисторы одиночных входов LVDS портов, т.е. оставить их неподключенными?
Можно оставить не подключенными, но L*CLKINN нужно подключить через r=4.7k к DGND, а L*CLKINP нужно через r=4.7k подключить к 2.5V
6. Какой диапазон частот для сигнала синхронизации приемников LVDS портов.
от 0 до 450МГц. (возможно изменилось. Уточнить.)
7. При наличии нескольких процессоров 1967ВН028 необходимо ли объединять сигналы nBOFF и nHBR в случае отсутствия хост-процессора? На отладочной плате эти сигналы объединены, но в спецификации никаких указаний нет.
Сигналы nBOFF и nHBR чистые входы без подтяжек, поэтому, в случае отсутствия хоста, они должны быть доопределены на всех процессорах до 1.
8. Необходимо ли ACK, MS0, MS1, nRD подтягивать внешними резисторами (как на отладочной плате)?
Лучше подтягивать, так как MS0, MS1, nRD имеют внутреннюю подтяжку только для процессора с ID=000, при другом ID подтяжки нет. Только нулевой процессор ответственен за то, чтобы держать линию в 1, остальные могут либо отключаться от нее либо просадить в 0 (это включение выполняет функцию монтажного "И") Но при этом по поводу ACK главный конструктор говорит, что внешние резисторы не нужны. По типовой схеме включения также видно, что их нет.
Для разрабатываемой микросхемы мы выбрали BGA, так как это корпус можно припаивать к плате поверхностным монтажом (соединение корпуса с платой происходит через шарики на микросхеме). Но самое главное отличие разрабатываемой микросхемы - это присоединение кристалла к корпусу. Мы используем технологию FlipChip. То есть соединение кристалла к корпусу идет не через разварку проволоками, а так же через пайку тугоплавким припоем.
IBIS-модель.
На сайте или в "Примерах ОТП"(rev. 2, rev. 3) Lля 1967ВН028_rev3 ibis-модели переработаны – увеличена нагрузочная способность КМОП-выводов. В части, относящейся к портам связи, модели одинаковы для обеих ревизий.
Какое максимальное количество процессоров можно объединять в кластеры?
Восемь.
Объединенные в кластеры процессоры нужно тактировать от одного генератора или от разных?
Тактировать все процессоры кластера одним генератором не только можно, но и нужно. Все процессоры, а в кластере максимум может быть 8 процессоров,- обмениваются данными между собой, в том числе и по внешней шине, которая тактируется сигналом SCLK. На этой внешней шине также могут «висеть» и внешние микросхемы памяти SDRAM, SRAM. Поэтому так и надо делать, учитывая нагрузочную способность генератора, чтоб он смог «прокачать» такую емкость.
Можно ли использовать микросхему шинного формирователя 5572ИН2У для "распараллеливания" тактового сигнала с одного генератора на несколько процессоров.
Можно, но необходимо оценить выходной ток генератора и сравнить его с входным током переключения буферов входов микросхемы 5572ИН2. Если есть необходимость, добавить один усилитель на выход генератора или по усилителю на входы 5572ИН2У.
У микросхемы 5572ИН2У максимальное потребление по середине фронта переключения.
Неиспользуемые выводы можно оставить неподключенными.
Дорожки, ведущие на входы 5572ИН2У от генератора, важно сделать одинаковой длинны.
Ревизии процессора и разница между ними. Преемственность. Совместимость.
Сейчас уже есть три версии процессора 1967ВН028, на складе в настоящее время доступны процессоры третьей ревизии. По словам главного конструктора у новых ревизий существует преемственность сверху вниз, то есть все программы, написанные для более младших ревизий будут работать у старших.
Кроме того, в третьей ревизии микропроцессора была исправлена ошибка с номером 0004 в errata https://ic.milandr.ru/upload/iblock/a0b/a0bfe59060b0f2be8540fc3bd81135e0.pdf, а также изменилась нагрузочная способность падов с 12мА до 24мА.
Начиная со второй ревизии, реализован байтовый доступ.
Начало работы процессора.
Бутовой программы в 1967ВН028, нет. По включению питания автоматически происходит настройка всех каналов ДМА на запись во внутреннюю память 256 32-разрядных слов в область памяти 0х00000000 – 0х000000FF. Эти 256 слов и есть загрузочная программа. Попасть она может в процессор или записью хостом, или через порты связи, или через интерфейс памяти, или через JTAG. После того, как ДМА закончит работу, программа начнет исполняться с адреса 0. Либо есть еще вариант – исполнение загрузочной программы из внешнего устройства по адресам, определяемым выводами nIRQ (см. п. «Методы загрузки процессора» Спецификации)
Флаг инициализации приёмника порта связи RINIT.
Данный флаг инициализации приёмника порта связи (бит RINIT в регистре LRSTATx) не оказывает никакого влияния на работу приёмника. После сброса процессора по питанию или после сброса по выводу nRST_IN, данный флаг устанавливается в единицу. По изменению состояния линии LxBCMPI из 0 в 1 флаг инициализации RINIT не устанавливается, поэтому определить по нему подключение передатчика ко входам приёмника не удастся. Однако, данный флаг может быть установлен в 1 при приёме данных двумя способами. В качестве источника данных может использоваться любой передатчик портов связи, соединение на отладочной плате возможно через DVI-кабель.
Первый способ: Default RINIT = 1.
1) Отключить приёмник и передатчик порта связи (LTCTL = LRCTL = 0x0).
2) Выполнить программный сброс флага RINIT: LRCTLx = (1«6) ⇒ RINIT = 0.
3) Включить приёмник и передатчик с использованием LxBCMPO и LxBCMPI : LTCTL = LRCTL = 0x19.
4) Выполнить передачу данных с использованием DMA.
5) Отключить приёмник и передатчик порта связи (LTCTL = LRCTL = 0x0) ⇒ RINIT = 1.
Второй способ: Default RINIT = 1
1) Отключить приёмник и передатчик порта связи (LTCTL = LRCTL = 0x0).
2) Выполнить программный сброс флага RINIT: LRCTLx = (1«6) ⇒ RINIT = 0.
3) Включить приёмник и передатчик с использованием LxBCMPO и LxBCMPI : LTCTL = LRCTL = 0x19.
4) Выполнить передачу данных с использованием DMA.
5) Повторить передачу с использованием DMA ⇒ RINIT = 1.
Можно ли использовать модуль flash-памяти, предназначенный для 1967ВН044, на ОК для 1967ВН028?
Конструктивно модуль с flash памятью(1636RR1U) для ОТ 1967ВН044 не может быть использован на ОТ для 1967ВН028.
Иногда при работе с SDRAM памятью данные считываются с ошибками (некоторые биты оказываются инвертированными). С чем это может быть связано?.
Согласно паспорту на ОК для 1967ВН028, пункт 7.2.8 Использование SDRAM памяти, для безошибочного доступа к памяти на запись/чтение необходимо установить режим тактирования 25 МГц.
Также необходимо учитывать, что процедуру инициализации при включении контроллера SDRAM проводит только процессор, ID которого равен 0. Если ID не равно нулю, то процессор не будет выполнять процедуру инициализации SDRAM памяти, что также может приводит к ошибкам при операциях записи/чтении.